第625章 实话实说，这有点不科学(2/2)

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自己的包里掏出一只便携放大镜和一把防静电镊子,镊子夹起芯片翻到背面，放大镜凑到距离芯片大约三厘米的位置。



    陈云海看了足有半分钟，期间没有任何人出声。



    会议室里安静到能听见空调出风口的嗡嗡声。



    “die的面积大约在多少？”陈云海开口问，眼睛没离开镜片。



    “67平方毫米。”陆远江答道。



    陈云海把放大镜放下，在脑子里算了一下。32nm制程、1GB容量、67平方毫米的die面积，这个数字和三星同期的K9F8G08U0M相比偏大了约12%，属于首次投片的正常偏差范围。



    他把芯片放回盒子里，伸手翻开了那本技术文档。



    文档的第一章是存储单元结构设计。陈云海从第一页开始看，看了大约十页后把手指按在其中一张电路示意图上。



    “这个浮栅结构的隧穿氧化层厚度你们取了多少？”



    “7.2纳米。”陆远江不需要翻文档，直接回答。



    “比三星的公开参数薄了将近一个纳米，你们做过可靠性验证吗？擦写一万次以后的氧化层退化情况怎么样？”



    陆远江从移动硬盘里调出一份SpreadSheet，转过笔记本电脑的屏幕让陈云海看。



    “擦写一万次后氧化层阈值电压漂移0.3V，在可接受范围的边缘，我们后续会在量产版本中把厚度调回到7.5纳米，牺牲一点写入速度换可靠性。”



    陈云海盯着屏幕上的数据曲线看了几秒，手指沿着横轴从一千次滑到一万次。



    曲线的走势是对的。前两千次几乎是平坦的，两千次到五千次开始有可见的上升，五千次以后斜率增大。



    这个退化曲线的形状和他在学术文献里看到的三星同类产品的公开数据高度一致。



    “你以前在奇梦达做的是DRAM。”



    陈云海说这句话的时候抬起头，直接看着陆远江。



    陆远江点了一下头。



    “DRAM和NAND的工艺相通性确实超过60%，但剩下那40%的差异??存储单元结构、多值存储的编程算法、坏块管理策略，这些跨得过去吗？”



    坐在一旁的赵利剑和李文海都把目光投向了陆远江。



    这个问题不是随便问问，这是整份报告最核心的质疑点。



    一个做DRAM出身的团队转做NAND，跨度有多大？



    陆远江的回答不急不慢。



    “陈院士，您说的这40%的差异确实是我们遇到的最困难的部分,坦白讲，奇梦达时期我们的DRAM设计经验在存储阵列的布局、位线驱动电路、灵敏放大器这些方面帮了很大的忙，但在NAND特有的浮栅编程策略和多值判读上，我们走了接近一年的弯路。”



    “这是我们的ISPP编程算法方案，增量步进脉冲编程，每一步的电压步进量从最初的0.5V调到了0.2V，付出的代价是编程时间增加了约40%，但换来了阈值电压分布的收窄，多值存储的误码率控制在了10的负15次方以下。”